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    一種串列記憶體可具有：記憶體，其配置成複數個記憶體區塊；一串列介面，其用於接收一讀取指令及相關聯記憶體位址；及一控制器，其經組態以僅儲存來自每一記憶體區塊之複數個最高有效位元，在透過該串列介面接收一整個位址之前平行存取該複數個最高有效位元。該控制器進一步經組態以在完全接收該記憶體位址時在使用該整個位址自記憶體擷取剩餘位元之同時串流輸出該複數個最高有效位元中之一者，且在已串流輸出該等最高有效位元之後串流輸出該等剩餘位元。
    公开号:TW201324508A
    申请号:TW101141914
    申请日:2012-11-09
    公开日:2013-06-16
    发明作者:Silvia Czeides
    申请人:Microchip Tech Inc；
    IPC主号:G11C16-00
    专利说明:
    具預看快速讀取之串列記憶體
    本發明係關於串列記憶體裝置。
    本申請案請求2011年11月11日提出申請且標題為「SERIAL MEMORY WTTH FAST READ WITH LOOK-AHEAD」之第61/558.604號美國臨時申請案之權益，該申請案全文併入本文中。
    串列記憶體裝置包含一殼體中之記憶體、相關聯記憶體控制器、電源供應器及一串列介面。此等裝置意欲作為可與其中需要額外記憶體來儲存需要以一非揮發性方式儲存之資料或程式指令之系統中之一微控制器或微處理器耦合之獨立外部裝置。該殼體可極小，此乃因僅電源供應器、串列介面及視情況一或多個位址接針需要外部接針。串列介面可係通常僅需要四個外部接針用於雙向通信之一串列周邊介面(SPI)。其他串列介面可應用需要甚至更少接針之諸如I2C的單線串列匯流排等。
    取決於串列介面而使用之各別協定定義如何傳輸及接收資料。為讀取一特定記憶體位置，一主裝置必須傳輸包括欲自其讀取資料之位址之一各別請求至串列記憶體。一旦此命令已經接收，則串列記憶體裝置擷取資料且將資料發送回至主裝置。特定而言，在SPI協定中，在接收最新位址與串流輸出第一資料位元組之間僅存在半個時脈，而串列記憶體裝置內之讀取程序在最大頻率下需要兩個全時脈。因此，串列記憶體裝置需要實質解碼電路，特定而言大量感測放大器來提供資料且滿足SPI傳輸要求。其他串列協定可面臨類似時序問題。
    因此，需要一經改良串列記憶體裝置。
    根據一實施例，一種串列記憶體可包含：記憶體，其配置成複數個記憶體區塊；一串列介面，其用於接收一讀取指令及相關聯記憶體位址；及一控制器，其經組態以僅儲存來自每一記憶體區塊之複數個最高有效位元，在透過該串列介面接收一整個位址之前平行存取該複數個最高有效位元，其中該控制器進一步經組態以在完全接收該記憶體位址時在使用該整個位址自記憶體擷取剩餘位元之同時串流輸出該複數個最高有效位元中之一者，且在已串流輸出該等最高有效位元之後串流輸出該等剩餘位元。
    根據又一實施例，該串列記憶體可進一步包含：n個感測放大器，其與一n位元暫存器耦合；及一切換單元，該切換單元可操作以：在一第一存取期間，使用一部分位址來耦合來自每一經定址記憶體區塊之至少兩個最高有效資料位元線與該等感測放大器，且在一第二存取期間，使用該整個位址來耦合由該記憶體提供之至少剩餘最低有效資料位元線與該等感測放大器。根據又一實施例，該串列記憶體可進一步包含一多工器，該多工器由最低有效位址位元控制以選擇儲存於該暫存器中之至少兩個有效資料位元的一個集合。根據又一實施例，該串列介面可係一SPI介面。根據又一實施例，可個別地存取表示每一記憶體區塊之最高有效位元之資料位元線，且該等記憶體區塊共用剩餘資料位元線。根據又一實施例，該記憶體可配置成四個記憶體區塊，且自每一記憶體區塊擷取兩個最高有效位元。根據又一實施例，該串列記憶體可包含：八個感測放大器，其與一8位元暫存器耦合；及一切換單元，該切換單元可操作以：在一第一存取期間，使用一部分位址來耦合來自每一經定址記憶體區塊之該兩個最高有效資料位元線與該八個感測放大器，且在一第二存取期間，使用該整個位址來耦合由該記憶體提供之至少該等剩餘最低有效資料位元線與該八個感測放大器中之各別感測放大器。根據又一實施例，該串列記憶體可進一步包含一多工器，該多工器由最低有效位址位元控制以選擇儲存於該暫存器中之兩個有效資料位元的一個集合。
    根據另一實施例，一種讀取配置成複數個記憶體區塊之一串列記憶體之方法可包含以下步驟：經由一串列介面將一讀取指令及相關聯記憶體位址傳輸至該串列記憶體；及接收一部分記憶體位址且應用該部分記憶體位址以僅儲存藉助該部分位址平行存取之來自每一記憶體區塊之複數個最高有效位元集合，在接收整個位址時：-選擇先前儲存之最高有效位元中之一個最高有效位元集合且串流輸出該等選定最高有效位元，及-在串流輸出該等最高有效位元之同時使用該整個位址來定址該記憶體以擷取至少剩餘位元；及在已串流輸出該等最高有效位元之後串流輸出該等剩餘位元。
    根據該方法之又一實施例，可使用該部分記憶體位址來存取每一記憶體區塊中之一個個別資料以形成一連續資料序列。根據該方法之又一實施例，當將該部分記憶體位址應用於該記憶體時可使感測放大器與每一記憶體區塊之最高有效位元線耦合，且其中當將該整個位址應用於該記憶體時使該等感測放大器與該記憶體之至少剩餘位元線耦合。根據該方法之又一實施例，可自四個記憶體區塊擷取複數個兩個最高有效位元。根據該方法之又一實施例，可提供八個感測放大器，且其中與以串列方式串流輸出兩個連續位元所花費之時間相比，每一感測放大器需要較少時間來產生一有效資料信號。根據該方法之又一實施例，可將該等最高有效位元線集合與欲與該等感測放大器耦合之該等剩餘位元線多工。根據該方法之又一實施例，該串列介面可係一SPI介面。
    根據又一實施例，一種串列記憶體可包含：一串列介面，其用於接收一讀取指令及相關聯記憶體位址；及一記憶體，其配置成複數個記憶體區塊；n個感測放大器，其可操作以自該記憶體讀取n個位元；一n位元資料暫存器，其與該n個感測放大器耦合；一控制器，其經組態以在透過該串列介面接收一整個位址之前耦合該n個感測放大器與每一記憶體區塊之最高有效位元線以在接收剩餘位址位元之同時感測複數個各別最高有效資料位元，且將該複數個各別最高有效資料位元儲存於該n位元資料暫存器中，其中該控制器進一步經組態以在完全接收該記憶體位址時在耦合該等感測放大器與該記憶體之至少該等剩餘位元線耦合且將該整個位址應用於該記憶體以擷取並儲存該等剩餘資料位元之同時串流輸出該複數個最高有效資料位元中之一者，且在已串流輸出該等最高有效位元之後串流輸出該等剩餘位元。
    根據又一實施例，以上串列記憶體可進一步包含一多工器，該多工器由該等剩餘位址位元控制以選擇儲存於該n位元暫存器中之至少兩個有效資料位元的一個集合。根據又一實施例，該串列介面可係一SPI介面。根據又一實施例，n=8，且其中提供四個記憶體區塊且其中自每一記憶體區塊擷取兩個最高有效位元。根據又一實施例，每一感測放大器可經組態以與以串列方式串流輸出兩個連續位元所花費之時間相比需要較少時間來產生一有效資料信號。
    根據各種實施例，提出一種方法以僅使用最小數目個感測放大器(舉例而言，8個感測放大器)來執行一快速讀取及對y個連續位元組(舉例而言，4個位元組)之最高有效x個位元(舉例而言，2個位元)之一預看讀取。因此，可藉由僅使用最小數目個感測放大器而節省矽面積。
    圖1中展示一習用串列非揮發性記憶體裝置100。該裝置包含一內部I/O控制邏輯110及相關聯記憶體控制邏輯。此控制邏輯可包括一狀態機以在各種功能之各別執行期間提供必需的控制信號。記憶體陣列130以習用方式配置且包含字線及位元線。連接至Y解碼器之區塊140包含將在一讀取程序期間連接至記憶體陣列之各別位元線之感測放大器。
    如上所述，為在串列記憶體100內執行一資料讀取，串列介面120首先接收與各別資料讀取請求相關聯之位址資訊。一旦接收此位址，則裝置100可將此位址應用於解碼器且透過感測放大器接收相關聯資料位元組且將其儲存於一鎖存器或暫存器中。然後，I/O介面110可以串列方式輸出所擷取資料至請求裝置。
    在此程序期間，某種顯著時間延遲發生。此時間延遲將自位址傳輸之結束持續直至感測放大器擷取所請求資料為止。此時間延遲將在圖5中時間t2處插入於時序圖中。為能夠在無一額外時間延遲之情形下立即輸出資料(舉例而言，如SPI協定所要求且如圖5中所展示)，需要添加顯著數目個感測放大器。舉例而言，在接收一讀取命令時輸出8個資料位元(=1個位元組)之一習用串列記憶體裝置中，為避免上述時間延遲，將必需32個感測放大器來在位址之接收期間足夠早地感測資料且因此滿足速度要求。此大量感測放大器係必需的，此乃因必須在尚未接收所有位址位元時之一時間開始感測位元線之程序。一旦已接收剩餘位址位元，則僅使用此資訊來控制一多工器以選擇由32個感測放大器中之8個感測放大器提供之資料，此可僅在一極短時間延遲之情形下完成，該時間延遲在SPI規範內。
    根據各種實施例，藉由使用一預看讀取來避免大量感測放大器及相關聯控制邏輯之要求。舉例而言，在輸出8個資料位元之串列SPI記憶體中，在接收所有位址位元之前即刻執行位元7及6之一預看。為此，記憶體以一雜混方式組織以允許存取4個連續位元組。僅必需頂部位址位元an..a2來擷取此由四個位元組組成之整個資料區塊。所請求資料在此區塊內。然而，不需要初始感測此等4個連續位元組之所有資料位元。僅需要8個感測放大器來執行讀取功能。為此，使用感測放大器兩次。在一第一讀取期間，其僅用以擷取四個資料位元組中之每一者之頂部兩個資料位元。一旦接收整個位址，則現在使用位址之先前錯失之兩個LSB來將感測放大器與正確的資料位元組連接且使用以串列方式傳輸先前所擷取頂部資料位元所必需之時間以執行對整個資料位元組之感測。一旦已傳輸頂部資料位元，則完成感測放大器且將正確的整個資料字組儲存於同一鎖存器或暫存器中。現在，可已串列方式傳輸剩餘資料d5..d0。不發生額外時間延遲，同時將電路保持在最小。
    圖2展示其中記憶體陣列雜混成允許存取四個連續位元組之四個記憶體區塊210、220、230及240之一可能實施例。將資料或位元線拆分。將LSB位元線250[位元5：0]組合，此乃因將僅自一單個選定記憶體區塊210..240擷取此等資料。然而，每一區塊包含針對MSB位元線260、270、280及290[位元7：6、9：8、11：10及13：12]之單獨位元線，此乃因此等位元需要平行可用。位元組因此配置成4個群組。對於第一讀取，定址群組中之所有位元組且僅執行對所有位元組之位元線260、270、280及290之一預看。將使用整個可用位址來執行第二位元組讀取且因此將僅對四個位址區塊中之一者執行第二位元組讀取。在第二讀取期間，一單個記憶體區塊之所要資料線與感測放大器耦合。此實施例之串列記憶體裝置之內部架構具有14條資料線，如圖2中所展示。其他組態可適用，如自以下說明將更加顯而易見。
    圖3展示可如何以兩個讀取階段執行一讀取以避免時間延遲。來自記憶體區塊210..240之資料或位元線260..290(資料位元[7：6]、[9：8]、[11：10]及[13：12])與一第一耦合裝置310耦合且經組合資料線250(資料位元[5：0])與一第二耦合裝置320耦合。每一耦合裝置310、320之輸出與8個感測放大器330之輸入連接。所感測資料位元組在連接至八個感測放大器330之輸出之資料線340處可用。
    圖4展示與資料線340耦合之一相關聯資料暫存器或鎖存器410之一項實施例。使用一多工器420來將資料暫存器410之位元[7：6]、[5：4]、[3：2]或[1：0]與資料線d7及d6耦合。可直接存取資料暫存器410之下部資料位元[5：0]以形成整個位元組之資料位元d5..d0。可使用執行相同功能之其他配置。
    在已接收位址an..a2之後且在尚未接收位址a1及a0時開始一第一讀取。為此，耦合裝置310、320可經控制以操作為一多工器。如圖3中所展示之八條資料線260..290(資料位元[13：6])現在將藉助耦合裝置310與八個感測放大器330耦合，而位址線A15..A2選擇各別記憶體區塊210..240中之各別四個連續位元組。讀取資料保存於資料暫存器或鎖存器410中，因此感測放大器330變得可用於下一讀取。當感測放大器操作時，接收剩餘位址位元a1及a0。然後在串流輸出資料位元d7及資料位元d6之同時開始第二讀取。在此時，知曉整個位址且因此可選擇正確的記憶體區塊且可自四個先前所儲存位元對選擇相關聯資料位元。如圖3中所指示，資料或位元線7：0與耦合裝置320連接。當已經擷取並傳輸頂部兩個位元d7及d6時，哪些頂部資料位元線260..290連接至感測放大器無關緊要。如圖2中所展示，底部資料線250係所有記憶體區塊210..240共同的，此乃因當此等線透過耦合裝置320與感測放大器330耦合時，將由於整個位址現在可用之事實而僅啟用記憶體區塊210..240中之一者。對於此第二讀取，可使用資料線7至0，然而僅資料線5至0較重要。然後，將各別資料在此保存於資料暫存器410中對應位置處且可串流輸出位元5至0。
    針對一單個位元組讀取使用感測放大器兩次。從經改良讀取架構及方法允許用於感測區塊之一減小之區域且仍不產生額外延遲且因此滿足(舉例而言)一SPI介面之速度要求。所有多工器可較佳置於感測放大器附近。X/Y解碼器中不需要額外邏輯。
    圖5展示與一SPI介面之典型四條信號線相關聯之一時序圖。在時脈0至7期間，接收指令，後續接著接收記憶體位址。此處，在時脈8至23期間接收一16位元位址。其他實施例可接收更多或更少之位址位元。然後，在半個時脈內，系統自接收切換至傳輸。因此，輸出資料線SO自高阻抗切換以攜載各別資料位元。在時脈22及23期間在內部執行記憶體之第一讀取，因此在時間t1處開始。在此時間t1處，知曉位址位元2至n，舉例而言，2至15。因此，同時定址四個資料位元組且其值可由感測放大器平行感測。然而，如上文所闡釋，將僅感測八個資料或位元線，其中四個位元組中之每一者之頂部兩個位元將僅連接至感測放大器。因此，暫時暫存器410將儲存四個連續資料位元組之兩個最高有效位元。在時間t2處之時脈23之後，已接收所有位址位元且可使用位址位元a0及a1自暫時暫存器410選擇MSB位元對。為此，多工器420可由位址位元a0及a1控制以選擇暫存器410之位元6、7或位元4、5或位元3、2或位元1、0作為有效資料位元d7及d6。I/O控制邏輯然後可立即開始將此等位元串流回至請求裝置。因此可在時脈24及25期間串流輸出正確的資料位元6及7，同時系統擷取剩餘位元0至5。此所需要之兩個循環係如圖5中所展示之時脈循環24及25。在時間t2與t3之間，感測放大器與至少剩餘資料位元線250[資料位元[5：0]耦合。在時間t3處，已將此等資料位元傳送至暫存器410中。因此，現在可在時脈26至31期間串流輸出剩餘資料位元0至5。因此以最小額外電路滿足SPI協定之所有時序要求。
    X/Y解碼器或位元鎖存器中不需要額外邏輯。與習用串列記憶體裝置相比，此經改良讀取架構允許用於感測區塊之一減小之區域。用於感測之區域係使用32個感測放大器所需要之區域之33%。
    圖6展示根據各種實施例之方法之一大體流程圖。一記憶體配置成複數個x個記憶體區塊，其中x>1。在步驟610中，一記憶體位址開始被傳輸至該串列記憶體裝置。在步驟620中，已接收位址位元an..am，其中m>1且n係最高位址位元。如先前實施例中所展示，取決於記憶體大小，m可係2且n可係15。在步驟630中，將位址an..am應用於記憶體陣列且因此x個記憶體區塊之頂部資料線被平行定址且與k個感測放大器耦合。然後，在步驟640中將每一記憶體區塊之頂部位元線中之m個頂部位元線與mx個感測放大器耦合以自x個記憶體區塊擷取各別資料且儲存於一中間暫存器中，其中k>=mx。同時，已經由串列介面接收所有位址位元。現在，在步驟660中使用位址位元am-1..a0自中間暫存器選擇各別頂部資料位元。然後，在步驟670中，可以串列方式串流輸出選定上部位元。此外，在步驟660中，可將整個位址應用於記憶體以根據所請求位址選擇正確的整個資料且將其與感測放大器耦合。在步驟680中，現在可由感測放大器解碼整個資料或可解碼資料之至少剩餘下部資料位元且可將結果在此儲存於中間暫存器中。然後可在步驟690中串流輸出剩餘下部資料位元。應根據時序要求及感測放大器區段大小來選擇m及x之值。因此該方法可容易地調適至以不同方式(舉例而言，以半位元組、字組或雙字組方式)組織之其他記憶體。
    100‧‧‧習用串列非揮發性記憶體裝置/串列記憶體/裝置
    110‧‧‧內部輸入/輸出控制邏輯/輸入/輸出介面
    120‧‧‧串列介面
    130‧‧‧記憶體陣列
    140‧‧‧區塊
    210‧‧‧記憶體區塊
    220‧‧‧記憶體區塊
    230‧‧‧記憶體區塊
    240‧‧‧記憶體區塊
    250‧‧‧LSB位元線/經組合資料線/底部資料線/剩餘資料位元線
    260‧‧‧MSB位元線/位元線/資料或位元線/資料線/頂部資料位元線
    270‧‧‧MSB位元線/位元線/資料或位元線/資料線/頂部資料位元線
    280‧‧‧MSB位元線/位元線/資料或位元線/資料線/頂部資料位元線
    290‧‧‧MSB位元線/位元線/資料或位元線/資料線/頂部資料位元線
    310‧‧‧第一耦合裝置/耦合裝置
    320‧‧‧第二耦合裝置/耦合裝置
    330‧‧‧感測放大器
    340‧‧‧資料線
    410‧‧‧相關聯資料暫存器或鎖存器/資料暫存器/資料暫存器或鎖存器/暫時暫存器/暫存器
    420‧‧‧多工器
    a0‧‧‧位址/剩餘位址位元/位址位元
    a1‧‧‧位址/剩餘位址位元/位址位元
    d0‧‧‧剩餘資料/資料位元
    d1‧‧‧剩餘資料/資料位元
    d2‧‧‧剩餘資料/資料位元
    d3‧‧‧剩餘資料/資料位元
    d4‧‧‧剩餘資料/資料位元
    d5‧‧‧剩餘資料/資料位元
    d6‧‧‧資料線/資料位元/位元/有效資料位元
    d7‧‧‧資料線/資料位元/位元/有效資料位元
    圖1展示一習用串列記憶體裝置之一典型方塊圖。
    圖2展示根據各種實施例之記憶體陣列之結構。
    圖3展示根據各種實施例之一串列記憶體裝置中之資料獲取之一實施例。
    圖4展示根據各種實施例之在感測放大器之後之資料鎖存器。
    圖5展示根據各種實施例之一時序圖，及圖6展示根據各種實施例之一流程圖。
    210‧‧‧記憶體區塊
    220‧‧‧記憶體區塊
    230‧‧‧記憶體區塊
    240‧‧‧記憶體區塊
    250‧‧‧LSB位元線
    260‧‧‧MSB位元線
    270‧‧‧MSB位元線
    280‧‧‧MSB位元線
    290‧‧‧MSB位元線
    权利要求:
    Claims (20)
    [1] 一種串列記憶體，其包含：記憶體，其配置成複數個記憶體區塊，一串列介面，其用於接收一讀取指令及相關聯記憶體位址；及一控制器，其經組態以僅儲存來自每一記憶體區塊之複數個最高有效位元，在透過該串列介面接收一整個位址之前平行存取該複數個最高有效位元，其中該控制器進一步經組態以在完全接收該記憶體位址時在使用該整個位址自記憶體擷取剩餘位元之同時串流輸出該複數個最高有效位元中之一者，且在已串流輸出該等最高有效位元之後串流輸出該等剩餘位元。
    [2] 如請求項1之串列記憶體，其包含：n個感測放大器，其與一n位元暫存器耦合；及一切換單元，該切換單元可操作以：在一第一存取期間，使用一部分位址來耦合來自每一經定址記憶體區塊之至少兩個最高有效資料位元線與該等感測放大器，且在一第二存取期間，使用該整個位址來耦合由該記憶體提供之至少剩餘最低有效資料位元線與該等感測放大器。
    [3] 如請求項2之串列記憶體，其進一步包含一多工器，該多工器由最低有效位址位元控制以選擇儲存於該暫存器中之至少兩個有效資料位元的一個集合。
    [4] 如請求項1之串列記憶體，其中該串列介面係一串列周邊介面(SPI)介面。
    [5] 如請求項1之串列記憶體，其中可個別地存取表示每一記憶體區塊之最高有效位元之資料位元線，且該等記憶體區塊共用剩餘資料位元線。
    [6] 如請求項1之串列記憶體，其中該記憶體配置成四個記憶體區塊，且自每一記憶體區塊擷取兩個最高有效位元。
    [7] 如請求項6之串列記憶體，其包含：八個感測放大器，其與一8位元暫存器耦合；及一切換單元，該切換單元可操作以：在一第一存取期間，使用一部分位址來耦合來自每一經定址記憶體區塊之該兩個最高有效資料位元線與該八個感測放大器，且在一第二存取期間，使用該整個位址來耦合由該記憶體提供之至少該等剩餘最低有效資料位元線與該八個感測放大器中之各別感測放大器。
    [8] 如請求項7之串列記憶體，其進一步包含一多工器，該多工器由該等最低有效位址位元控制以選擇儲存於該暫存器中之兩個有效資料位元的一個集合。
    [9] 一種讀取配置成複數個記憶體區塊之一串列記憶體之方法，其包含以下步驟：經由一串列介面將一讀取指令及相關聯記憶體位址傳輸至該串列記憶體；及接收一部分記憶體位址且應用該部分記憶體位址以僅儲存藉助該部分位址平行存取之來自每一記憶體區塊之複數個最高有效位元集合，在接收整個位址時：選擇先前儲存之最高有效位元中之一個最高有效位元集合且串流輸出該等選定最高有效位元，及在串流輸出該等最高有效位元之同時使用該整個位址來定址該記憶體以擷取至少剩餘位元；及在已串流輸出該等最高有效位元之後串流輸出該等剩餘位元。
    [10] 如請求項9之方法，其中使用該部分記憶體位址來存取每一記憶體區塊中之一個個別資料以形成一連續資料序列。
    [11] 如請求項10之方法，其中當將該部分記憶體位址應用於該記憶體時，使感測放大器與每一記憶體區塊之最高有效位元線耦合，且其中當將該整個位址應用於該記憶體時，使該等感測放大器與該記憶體之至少剩餘位元線耦合。
    [12] 如請求項9之方法，其中自四個記憶體區塊擷取複數個兩個最高有效位元。
    [13] 如請求項12之方法，其中提供八個感測放大器，且其中與以串列方式串流輸出兩個連續位元所花費之時間相比，每一感測放大器需要較少時間來產生一有效資料信號。
    [14] 如請求項13之方法，其中將該等最高有效位元線集合與欲與該等感測放大器耦合之該等剩餘位元線多工。
    [15] 如請求項9之方法，其中該串列介面係一串列周邊介面(SPI)介面。
    [16] 一種串列記憶體，其包含：一串列介面，其用於接收一讀取指令及相關聯記憶體位址；及一記憶體，其配置成複數個記憶體區塊，n個感測放大器，其可操作以自該記憶體讀取n個位元，一n位元資料暫存器，其與該n個感測放大器耦合，一控制器，其經組態以在透過該串列介面接收一整個位址之前耦合該n個感測放大器與每一記憶體區塊之最高有效位元線以在接收剩餘位址位元之同時感測複數個各別最高有效資料位元，且將該複數個各別最高有效資料位元儲存於該n位元資料暫存器中，其中該控制器進一步經組態以在完全接收該記憶體位址時在耦合該等感測放大器與該記憶體之至少該等剩餘位元線且將該整個位址應用於該記憶體以擷取並儲存該等剩餘資料位元之同時串流輸出該複數個最高有效資料位元中之一者，且在已串流輸出該等最高有效位元之後串流輸出該等剩餘位元。
    [17] 如請求項16之串列記憶體，其進一步包含一多工器，該多工器由該等剩餘位址位元控制以選擇儲存於該n位元暫存器中之至少兩個有效資料位元的一個集合。
    [18] 如請求項16之串列記憶體，其中該串列介面係一串列周邊介面(SPI)介面。
    [19] 如請求項16之串列記憶體，其中n=8，且其中提供四個記憶體區塊且其中自每一記憶體區塊擷取兩個最高有效位元。
    [20] 如請求項16之串列記憶體，其中每一感測放大器經組態以與以串列方式串流輸出兩個連續位元所花費之時間相比需要較少時間來產生一有效資料信號。
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